來源：內容由半導體行業觀察（icbank）編譯自「semiwiki」，作者：Don Draper，謝謝。
早在2019年4月，台積電宣布其5nm工藝已經開始風險生産。到IEDM 2019，他們對經過1000小時HTOL並將于2020年1H投入量産的工藝進行了詳細描述。據介紹，這5nm的技術是在7nm基礎上微縮的全節點工藝，它使用智能的微縮主要設計規則（柵極，鳍和MX / Vx的間距）以提高良率，同時他爲這個工藝帶來了0.021um²的SRAM單元，同時還有一個優于計劃的缺陷密度（logic defect density）d 0。
5nm技術平台成功的主要原因是實現了極紫外（EUV）光刻技術。完整的EUV在切割，接觸，過孔和金屬線掩膜步驟中至少可替代四倍的浸沒層，這就能幫助縮短周期時間，提高可靠性和良率。5nm中的總掩模數量比以前的7nm節點少幾個掩模。圖1顯示了一個EUV掩模如何代替五個浸沒掩模，又如何産生更好的圖案保真度，更短的循環時間和更少的缺陷。
圖2. finFET截面TEM的示意圖，顯示了與Si晶格常數相接的全應變HMC晶格常數。第二個圖顯示，硅與HMC晶體管的漏電流與驅動電流的關系更大。第三幅圖顯示了通道應力（以GPa爲單位）與從鳍片頂部到鳍片底部的通道深度之間的關系。所示的衍射圖證實了HMC應變。
如圖3所示，HMC finFET具有出色的Id-Vg特性，並且其産生的驅動電流比Si finFET高出約18％。品質因數（Figure-of-Merit 、FOM）環形振蕩器（ ring oscillator）的待機功耗也與晶體管泄漏密切相關。
圖4. N5中最多可提供七個Vt的圖表，顯示了N5和N5 HPC與N7相比時的待機功耗（uW）與GHz速度的對比，以滿足移動設備的最大功耗效率和HPC的峰值速度。eLVT在7nm處的峰值速度提高了25％。硅數據接近匹配的FOM ring速度與待功耗。
HPC的新功能是極低的VT（eLVT）晶體管，且較之7nm，峰值速度提高25％，並因爲采用三個Fin的標准單元，從而可以將性能進一步提高10％。該技術可用于使用混合鍵合的3D芯片堆疊。除了相比于7nm，獲得令人印象深刻的密度和性能提升之外，該技術還獲得了1000小時HTOL認證，相對于7nm技術而言，它具有改善的應力老化特性。另外，高良率的SRAM和邏輯缺陷密度D 0超出了計劃。能夠實現這樣的提升，主要倚仗于包括完全實施EUV和高遷移率溝道（HMC）finFET等技術。
設計和開發此5nm平台技術是爲了滿足PPACT的目標（功率，性能，面積，成本和上市時間）。設計技術協同優化（DTCO）強調了智能縮放，避免了粗暴微縮（rute-force scaling ），因爲粗暴微縮會導致工藝成本和産量影響急劇增加。柵極-接觸-擴散（gate-contact-over-diffusion）和獨特的擴散終止（unique diffusion termination ）以及基于EUV的柵極圖案等設計功能可降低SRAM的尺寸並提高邏輯密度。與7nm節點相比，5nm在相同功耗下的速度則提高了15％，在相同速度下的功耗降低了30％，且邏輯密度提升了1.84倍，如圖5所示。
圖6.示出了歸一化的BEOL金屬化RC産品和過孔電阻與節點（從N28到N5）之間的關系圖。對于最緊密的金屬間距，通過EUV圖案化，創新的按比例縮放的勢壘/襯裏ESL / ELK電介質和Cu回流焊，MX RC和過孔電阻Vx Rc保持與先前的7nm節點相似。
SRAM的密度和性能/漏電對于移動SoC和HPC AI至關重要。SRAM單元更先進節點的縮放更加困難. 所提供的高電流（HC）和高密度（HD）SRAM單元分別擁有0.025um²和0.021um²的面積，這是業界密度最高的器件（如圖7）。同時還實現了始終如一的256 Mb SRAM高良率，邏輯測試芯片的峰值良率大于90％，平均良率約爲80％（無需維修）。
圖8. ULHD，HSHD和標准HD SRAM單元在0.4V時的pA待機泄漏與uA中的單元電流的關系圖。5nm HD SRAM單元的Vout與Vin蝶形曲線圖顯示在0.75V至0.3V的電壓下。
如圖所示，具有完整讀/寫功能的256Mb 0.021 um ² HD SRAM單元的shmoo plot可低至0.4V。
256Mb HD / HC SRAM和邏輯測試芯片通過了1000小時的HTOL認證。SRAM Vmin在168小時時的變化可以忽略不計，並且以約51mV的裕度通過了1000小時的HTOL，如圖11所示。
HPC所需的另一個重要功能是在BEOL金屬化層的上層中形成的金屬-絕緣體-金屬（MiM）電容器。5nm節點MiM的電容密度是典型HD-MiM的4倍，並通過最小化瞬態下降電壓使Fmax快約4.2％，並在CPU測試芯片中將Vmin降低了約20mV。
HPC嚴重依賴于高速IO，尤其是SERDES。通過使用特殊的高速設備成功優化finFET驅動強度和電容/電阻。