來源：內容由半導體行業觀察（ID：icbank）編譯自semi engineering，謝謝。
碳化硅在功率半導體市場上越來越受歡迎，尤其是在電動汽車中，但對于許多應用而言，它仍然過于昂貴。
原因很清楚，但直到最近，SiC 主要還是一種不值得投資的利基技術。現在，隨著對可在高壓應用中工作的芯片的需求不斷增長，SiC 正在得到更密切的關注。與硅功率器件的其他潛在替代品不同，SiC 具有熟悉的優勢。
SiC 最初用于晶體收音機中的檢波二極管，是最早具有商業重要性的半導體之一。商用 SiC JFET 自 2008 年以來就已經面市，在極端環境下的電子産品中特別有用。SiC MOSFET 于 2011 年實現商業化。該材料的帶隙適中，爲 3.26 eV，擊穿電壓是硅的 10 倍。
不幸的是，碳化硅也很難制造。日立能源全球産品管理副總裁 Tobias Keller 解釋說，標准的 Czochralski (CZ) 增長方法不可行。CZ 生長在約 1500°C 的二氧化硅坩埚中熔化硅，但碳化硅的熔點高于 2700°C。
相反，SiC 晶體通常通過Lely 方法生長。SiC 粉末在氩氣氣氛中被加熱到 2500°C 以上，然後升華到晶種（seed crystal）上。該過程給出了足夠的結果，但它容易出現缺陷並且難以控制。對來料 SiC 晶圓進行檢查的工程師通常會識別出由于堆垛層錯和其他缺陷造成的大量“死區”。
SiC 器件建立在針對預期工作電壓進行了優化的定制外延器件層之上。較厚的外延層可以承受更高的電壓，但它們也往往具有更多的缺陷。keller說，在過去兩年中，晶圓質量的提高和死區的早期識別已將整體良率提高了 30%。
用于更高遷移率的
SiC MOSFET 的更好電介質進一步受到柵極氧化物/碳化物界面質量普遍較差的限制。在 12 月的 IEEE 電子設備會議 (IEDM) 上展示的工作中，日本京都大學和大阪大學的研究員 T. Kimoto 及其同事解釋說，界面處的碳-碳缺陷似乎是由 SiC 的直接氧化造成的。這些缺陷位于 SiC 導帶邊緣附近，在那裏它們會增加溝道電阻並導致成品器件中的阈值電壓偏移。
作爲 SiC 氧化的替代方法，Kimoto 的小組首先用氫等離子體蝕刻表面，然後通過 CVD沉積 SiO 2 ，然後對界面進行氮化。該工藝降低了陷阱密度，並且在 10V 柵極偏壓下將反型層電子遷移率提高了一倍以上，達到 80 cm 2 /V-sec。
日立能源（原 ABB 半導體）的 Stephan Wirths 及其同事證明，一種未命名的高 k 介電化合物可以與 SiC 形成低缺陷界面，而無需 SiO 2所需的鈍化步驟。與硅器件一樣，爲 SiC MOSFET 使用高 k 柵極電介質也會增加給定電容下的物理厚度，從而降低柵極漏電流。
圖 1：高 k SiC 功率 MOSFET。
資料來源：日立能源
SiC 載流子的低遷移率給器件設計人員帶來了另一個挑戰。即使經過幾十年的工作，通過優化柵極電介質實現的最佳遷移率仍然比硅低 10 倍。因此，溝道電阻相應地比硅高 10 倍。
在功率器件中，低遷移率限制了性能和耐用性。器件電阻和開關損耗直接影響電動汽車的續航裏程等參數。雖然注入摻雜劑和結構修改可以降低溝道電阻，但 Sonrisa Research 總裁 James Cooper 觀察到，這樣做還可以通過增加電流密度來減少短路耐受時間。
耐受短路
短路耐受時間是功率器件的一個重要安全參數。如果設備因任何原因短路，它需要存活足夠長的時間，保護電路才能做出響應。故障不僅有對電力負載造成永久性損壞的風險，而且還有用戶受傷、火災和財産損失的風險。具體要求取決于保護電路的設計，但通常爲 5 到 10 微秒。隨著電流密度的增加，短路條件下的溫度也會增加，耐受時間也會減少。
碳化硅 MOSFET 的商業應用一直很緩慢，部分原因是這些器件的耐受時間往往比類似額定的硅器件短。出于這個原因，設計人員希望改變溝道電阻和電流密度之間的關系。是否可以在不將電流密度增加到危險水平的情況下降低電阻？
一種可能的解決方案是降低柵極偏壓，同時降低氧化層厚度。Cooper 解釋說，較薄的氧化物改善了對通道的控制——就像在硅 MOSFET 中一樣——允許更低的電壓操作。該解決方案幾乎不需要對制造過程進行任何更改。雖然很少有關于具有薄電介質的 SiC 器件的研究，但硅器件使用的氧化物薄至 5nm，沒有過度的隧穿。此外，如上所述，使用高 k 電介質可以提供更好的溝道控制，同時保持物理厚度。
SUNY Polytechnic Institute 的 Dongyoung Kim 和 Woongje Sung 提出了第二種替代方案，旨在通過增加有效溝道厚度來降低電流密度。他們使用 4° 傾斜角來注入深 P 阱，利用沿 <0001> SiC 晶格方向的離子通道。這種方法只需要對制造工藝進行微小的改變，因爲深阱注入使用與傳統阱相同的掩模。由此産生的器件將最大漏極電流降低了約 2.7 倍，並將耐受時間增加了四倍。
爲了解決類似的問題，硅行業轉向現在無處不在的 finFET。在恒定電流下增加溝道面積會降低電流密度。普渡大學的研究人員展示了一種具有多晶硅柵極和多個亞微米鳍的 SiC 三柵極 MOSFET，實現了比溝道電阻降低 3.6 倍。
圖 2：三柵極 SiC MOSFET 中的電流路徑和通道寬度。資料來源：IEEE 電子設備快報
雖然目前尚不清楚功率器件行業會以多快的速度采用像 finFET 這樣激進的架構，但 SiC 的高擊穿電壓是一個引人注目的優勢。希望實現這一優勢的制造商將需要找到解決低遷移率和高電流密度帶來的挑戰的解決方案。
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